KAIST-삼성전자, 전국 대학원생에 '반도체 칩 제작' 기회 제공

KAIST와 삼성전자가 시스템 반도체 공정 지원을 위한 협약을 23일 체결한다. /사진 제공=KAIST

KAIST(카이스트)와 삼성전자 가 시스템 반도체 공정 지원을 위한 협약을 체결한다.

KAIST는 삼성전자와 130나노미터(nm) 복합고전압소자(BCDMOS) 8인치 공정 지원을 위한 협약을 23일 오후 맺고, 올해 하반기부터 국내 반도체 전공 석·박사 학생을 대상으로 칩 제작 기회를 제공할 예정이라고 밝혔다.

삼성전자가 반도체 설계 전문 인재 양성을 위해 지원하는 BCDMOS는 고전압과 고속 동작이 필요한 전력 관리 응용 분야에 필수적인 반도체 공정이다.

KAIST 반도체설계교육센터(IDEC)는 130nm BCDMOS 공정을 위한 설계 전자설계자동화툴(EDA Tool)과 기술 지원 환경을 마련한다. 2021년부터 삼성전자와 협력 중인 교육센터는 학생을 대상으로 28nm 로직 공정 칩을 제작할 기회를 제공하고 있다.

올해 28nm 공정에는 30개 대학 160개 팀, 800여 명의 학생이 설계에 참여해 칩을 제작 중이다. 이번 협약으로 130nm BCDMOS 공정이 추가되며 하반기부터 20개 팀을 시작으로 2025년엔 40개 팀이 칩 제작에 참여하게 된다.

반도체 칩 제작은 대학원생이 이론으로 설계한 도면을 실제 웨이퍼에 구현하여 실물을 만드는 중요한 과정으로 꼽힌다. 하지만 제작에 최소 3000만원 이상의 비용이 들어 별도의 외부 지원 없이는 학생이 직접 칩 제작을 경험하기 어렵다.

박인철 KAIST IDEC 소장은 "삼성전자의 이번 130nm BCDMOS 공정 지원을 통해 제작에 참여한 학생은 기술 개발의 경쟁력을 갖춘 전문 설계 인력으로 성장하게 될 것"이라고 밝혔다.


한편 23일 오후 KAIST IDEC 동탄 교육장에서 열리는 협약식에는 박인철 소장, 박상훈 삼성전자 상무를 비롯해 양 기관의 주요 인사가 참석할 예정이다. 협약식과 함께 2024년 하반기 공정에 참여하는 13개 대학 19팀을 대상으로 한 설계설명회도 열린다.